Utilizando a arquitetura VLIW temos um alto nivel de paralelismo, aumentando a velocidade de execu��o.
     A maior desvantagem nessa arquitetura fica por parte do desenvolvimento do Compilador. Para fazer um bom uso da arquitetura VLIW, o compilador deve ser bastante inteligente. Um compilador VLIW ineficiente ter� um impacto negativo na performance muito maior do que ocorreria caso fosse uma arquitetura do tipo RISC ou CISC.

     Principais vantagens da arquitetura VLIW :

     - Arquitetura altamente regular e exposta ao compilador, logo, h� pouca restri��o no acesso aos recursos do processador, permitindo o escalonamento de instru��o com um grau elevado de liberdade para explorar as poss�veis otimiza��es;
     - O compilador tem conhecimento pr�vio de todos os efeitos das opera��es sobre a arquitetura, como por exemplo a lat�ncia de cada unidade funcional. Como a execu��o � regida por um clock global, o compilador pode resolver conflitos estruturais e de dados em tempo de compila��o, dispensando mecanismos de sincroniza��o em tempo de execu��o;
     - Capacidade de despacho de m�ltiplas opera��es;
     - Mant�m o hardware de controle simples, permitindo teoricamente um ciclo de clock menor.

     Principais desvantagens de arquiteturas VLIW :

     - A previs�o incorreta do caminho tomado em desvios condicionais pode afetar consideravelmente sua performance. Como a previs�o � feita estaticamente, informa��es importantes dispon�veis em tempo de execu��o s�o completamente negligenciadas. Numa tentativa de sanar essa defici�ncia, muitas vezes, associam-se t�cnicas de escalonamento a t�cnicas de profiling, com o objetivo de estimar a efetividade da compacta��o do c�digo;
     - O processador VLIW deve considerar o pior caso, parando o pipeline, quando alguma das instru��es tem sua execu��o bloqueada por algum tipo de falha ou interrup��o. Eventos externos como falha no acesso � mem�ria ou algum outro dispositivo podem afetar sua execu��o. Assim sendo, processadores com escalonamento din�mico de instru��es se adaptam melhor a essas condi��es adversas;
     - Exibe problemas de compatibilidade de c�digo com m�quinas n�o paralelas e tamb�m com m�quinas de diferentes fam�lias VLIW;
     - Apresenta pior densidade de c�digo quando muitos NOPs s�o codificados na instru��o longa, levando a uma m� utiliza��o da mem�ria;
     - Requer um elevado n�mero de portas de acesso � cache de dados para suprir as m�ltiplas unidades funcionais.